Intel ha ravvivato l’attesa su Merced, annunciandone il nome ufficiale,Itanium, e arrivando a interessare anche Ibm, che potrebbe in futuro sostituire i Power degli As/400 con l’architettura a 64 bit.
La risposta a Intel non si è fatta attendere. Se la numero uno mondiale ha
ravvivato l’attenzione intorno a Merced, annunciando che il nome ufficiale
sarà Itanium, Amd ha approfittato del palcoscenico offerto dal
Microprocessor Forum, in corso di svolgimento a San Jose, per fornire nuovi
dettagli su quella che intende esserne la più diretta alternativa, ovvero
il processore K8. Sledgehammer (così si chiama in codice) si configura com
e
un’estensione a 64 bit dell’attuale architettura x86 e incorporerà anche u
n
nuovo bus ad alta velocità, denominato Lightning Data Transport.
Quest’ultimo aspetto appare estremamente importante, perché, per la prima
volta, porterà Amd nel territorio a essa sconosciuto dell’incompatibilit
à
con Intel. La strategia prevede che gli utenti possano comunque decidere
per un semplice upgrade ai 64 bit che posa mantenere compatibilità con la
base installata di applicazioni e sistemi operativi a 32 bit.
Tecnicamente, Amd espanderà il set di istruzioni degli attuali x86 per
includere la modalità a 64 bit, sia in termini di spazio di indirizzamento
che di dati. I futuri processori saranno in grado di stabilire quale
modalità sarà necessaria (32 o 64 bit) ed elaborare di conseguenza. La
compatibilità, in sostanza, sarà nativa.
Intel, per la verità, ha affermato che Ia-64 ha una piena compatibilità
a
32 bit per esecuzioni dirette e che le funzioni di sistema dei programmi a
32 bit che girano su Itanium saranno automaticamente portate a 64 bit. Non
è un segreto, tuttavia, che il costruttore intenda portare avanti uno
sviluppo parallelo della propria linea di processori a 32 bit, almeno fino
alla seconda generazione di Ia64, rappresentata dal chip McKinley, quindi
fino al 2001. Amd intende fare del proprio Sledgehammer l’unica alternativa
a 64 bit, compatibile x86. Per quanto riguarda il nuovo bus Lightning Data
Transport (Ldt), esso offrirà un incremento di 20 volte rispetto
all’attuale ampiezza di banda I/O, funzioni di coprocessing e
multiprocessing e miglioramenti per tutte le funzioni di sistema. Ldt potr
à
arrivare a 6,4 Gb/s per connessione, mentre oggi il massimo sono 266 Mb/s.
Il bus è bidirezionale a 8, 16 o 32 bit. é previsto che possa funzionare
con bus standard esterni visibili, come Pci o Sio. Un chipset a due vie e
processori-ponte sono attesi per la seconda metà del 2000.
Intanto, Intel ha fatto sapere di aver raggiunto miglioramenti notevoli su
Itanium, da momento della prima dimostrazione, in agosto. I campioni sono
già in mano agli Oem e sono in corso i programmi di validazione. I test
funzionali saranno completati entro la fine dell’anno, i primi prototipi
finali andranno agli Oem nella prima parte del 2000 e il rilascio in
quantità dovrebbe essere finalmente puntuale, con la scadenza annunciata
della metà del prossimo anno. Il costruttore ha cambiato nome anche alla
tecnologia Geyserville, pensata per i portatili, che ora si chiamerà
SpeedStep. Questa soluzione, che si propone di ottimizzare le prestazioni
per un uso con batterie (50% dei consumi in meno in cambio di un 20% in
meno di clock) arriverà insieme ai processori Coppermine Pentium III, in
versioni fino a 600 MHz.
Su Itanium ci potrebbe essere, a sorpresa, l’adesione di Ibm, non solo con
gli scontati Netfinity, ma anche con gli storici As/400, che ora montano
architettura Power. Trattative in materia sono attualmente in corso e per
ora non esiste un annuncio ufficiale.
Resta da dire, infine, di Sun, che ha approfittato del Microprocessor Forum
per fornire informazioni sul processore di "convergenza" Majc 5200,
progettato per gestire flussi real time di dati multimediali e che
integrerà due wordprocessor a istruzioni molto lunghe da 128 bit su un
singolo pezzo di silicio. Sarà un prodotto di facile programmazione dagli
attuali linguaggi di alto livello, incluso Java, combinando anche approcci
multithreading e multiprocessor. Una demo a San Jose ha fatto vedere come
il processore possa decodificare due strisce Mpeg in tempo reale, mentre in
simultanea viene eseguito un decoding di suono audio surround o una
sessione di Web browsing.
Il Majc dovrebbe essere in grado di gestire oltre un centinaio di canali
voce su Ip, rendendo possibile la crittografazione e la decompressione dei
pacchetti su connessione Ethernet a 10 Gb/s. Il primo chip è atteso con
tecnologia a 0,22 micron, sei strati di processi in rame e frequenza di
clock a 500 MHz. Il consumo previsto è di 15 watt e la dimensione del die
è
di 22 cm. La disponibilità è attesa per la fine dell’anno.
